Modul II
Flip-Flop
Percobaan 2 Kondisi 17
Buatlah rangkaian T flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=0, B2=clock.
2. Gambar Rangkaian Simulasi
[Kembali]
Gambar Rangkaian Kondisi 17
Gambar Rangkaian Sebelum Disimulasikan
Gambar Rangkaian Setelah Disimulasikan
3. Video Simulasi
[Kembali]
- Video Percobaan 2 Kondisi 17
Percobaan 2 Kondisi 17
Untuk rangkaian T Flip Flop berasal dari rangkaian J-K Flip Flop dimana inputan J dan K dijadikan satu inputan. Jika inputan aktif (1) dan sesuai dengan clock maka outputnya akan berubah, dan jika inputan tidak aktif (0) walaupun clock sesuai maka ouputnya tidak berubah atau tetap. Apabila J dan K berlogika 1 maka akan terjadi toggle. Toggle merupakan output pada JK flipflop (Q) selalu berubah ubah. Dimana rangkaian J-K Flip-Flopnya terhubung dengan clock aktif low yang berarti rangkaian akan aktif ketika diberi inputan 0. Pada percobaan ini dapat terlihat kaki S terhubung low (logika 0) dari arus yang mengalir dari ground ke kaki B1 yang berlogika 0 dan diteruskan ke kaki S. Dan kaki R terhubung high (logika 1) dari B2 yang berlogika 1 yang diteruskan ke kaki R, serta clock aktif low. Sehingga output yang dihasilkan berlogika 1 dan 0 dimana sesuai dengan tabel kebenaran T Flip-Flop untuk input T=1 maka outputnya Q=1 dan Q'=0.
5. Link Download
[Kembali]
Tidak ada komentar:
Posting Komentar