Modul II
Flip-Flop
Percobaan 1 Kondisi 11
Buatlah rangkaian J-K flip flop dan D flip flop seperti pada gambar pada percobaan dengan ketentuan input B0=1, B1=1, B2=1, B3=clock, B4=0, B5=tidak dihubungkan, B6=clock.
2. Gambar Rangkaian Simulasi
[Kembali]
Gambar Rangkaian Kondisi 11
3. Video Simulasi
[Kembali]
- Video Percobaan 1 Kondisi 11
Percobaan 1 Kondisi 11
Pertama, pada rangkaian J-K Flip-Flop untuk kaki High (inputnya 1) SPDT terhubung ke Vcc dan kaki Low (inputnya 0) SPDT terhubung ke Ground. Dimana rangkaian J-K Flip-Flopnya terhubung dengan clock aktif low yang berarti rangkaian akan aktif ketika diberi inputan 0. Kemudian, untuk kaki R dan S terhubung pada input B1 dan B0 dimana nilai kedua inpunya 1. Untuk mengaktifkan R dan S pada J-K flip flop adalah aktif LOW, sehingga R dan S akan aktif saat diberikan logika 0. Namun, karena sesuai kondisi untuk percobaan kali ini diminta untuk berlogika 1, maka untuk set dan resetnya tidak aktif. Sehingga output Q dan Q' dipengaruhi oleh input J-K. Pada kaki J terhubung B2 yang berlogika 1 dan untuk K terhubung input B4 berlogika 0. Pada B3 terhubung clock yang berfungsi untuk mempengaruhi output yang berubah atau tidak. Berdasarkan tabel kebenaran J-K flip flop, jika J=1 K=0, maka output Q=1 dan Q' = 0 sehingga sesuai dengan yang terjadi pada rangkaian.
Selanjutnya, pada rangkaian D Flip-Flop untuk kaki High (inputnya 1) SPDT terhubung ke Vcc dan kaki Low (inputnya 0) SPDT terhubung ke Ground. Pada rangkaian, kaki R dan S terhubung pada input B1 dan B0, dimana nilai kedua inpunya 1. Untuk mengaktifkan R dan S pada D flip flop adalah aktif LOW, sehingga aktif saat diberikan logika 0. Namun, karena sesuai kondisi diminta untuk percobaan kali ini diminta berlogika 1, untuk set dan resetnya tidak aktif. Sehingga nilai input D yang berpengaruh pada keluaran Q dan Qnot. Pada rangkaian B5= tidak dihubungkan dan B6 terhubung dengan clock yang berfungsi untuk mempengaruhi output yang berubah atau tidak.
5. Link Download
[Kembali]
Tidak ada komentar:
Posting Komentar