Pada percobaan 1 rangkaian asyncronous conter menggunakan 4 buah J-K flip flop yang dihubung secra seri, dengan 2 switch spdt yang akan berlogika 1 ketika dihubung dengan vcc dan berlogika 0 ketika dihubung dengan grond. Dengan inputan kedua switch berlogika 1 sehingga R-S tidak aktif karena R-S aktif low. Dimana input J dan K dijadikan 1 input yang berarti T flip flop, saat T flip flop berlogika 1 maka akan terjadi kondisi toggle dan output pada masing-masing ic akan berubah sesuai clock dimana clock pada rangkaian aktif low (fall time). Pada rangkaian clock flip flop pertama terhubung dengan ke sinyal clock, clock flip flop kedua terhubung ke output Q flip flop pertama, dan begitu seterusnya hingga flip flop ke 4.
JK flip flop kedua output Q nya ke H1, dan JK flip flop ketiga output Q nya ke H2. Dimana clock jk flip flop kedua terhubung ke output jk flip flop pertama sehingga ketika terjadi fall time pada output H0 maka pada sinyal output H1 akan berubah (dari 0 ke 1), dan begitu seterusnya hingga fasa terakhir. Pada clock jk flip flop ketiga terhubung ke output jk flip flop kedua, sehingga ketika terjadi fall time pada output H1, maka pada output H2 akan berubah (dari 0 naik ke 1) dan output akan tetap (tidak berubah) atau sama dengan output sebelumnya sampai terjadi fall time pada output jk sebelumnya.
Output pada H0, H1, H2, H4 bergantian / bergiliran dari 1 ke 0, sehingga rangkaiannya asyncronous counter up karena clock terhubung ke output Q. Pada tabel jurnal terlihat pada timing diagram dari desimal 0 - 8 (untuk 8 fasa) mulai dari biner 0000, 0001 sampai 1000 yang akan diiteruskan sampai 1111 (desimal 15) yang berarti rangkaian melakukan count up.
1. Analisa output percobaan berdasarkan ic yang digunakan !
Jawab :
Pada percobaan 1 rangkaian asyncronous counter menggunakan J-K flip flop. Dengan inputan 1 sehingga R-S tidak aktif karena R-S aktif low. Clock flip flop pertama terhubung dengan ke sinyal clock, clock flip flop kedua terhubung ke output Q flip flop pertama, dan begitu seterusnya hingga flip flop ke 4. Sehingga dihasilkan outputnya pada H0, H1, H2, H4 bergantian / bergiliran dari 1 ke 0, sehingga rangkaiannya asyncronous counter up karena clock terhubung ke output Q. Pada tabel jurnal terlihat pada timing diagram dari bit 0 - 8 (untuk 8 fasa) yang berarti rangkaian melakukan count up.
2. Analisa sinyal output yang dikeluarkan JK flip flop kedua dan ketiga !
Jawab :
JK flip flop kedua output Q nya ke H1, dan JK flip flop ketiga output Q nya ke H2. Dimana clock jk flip flop kedua terhubung ke output jk flip flop pertama sehingga ketika terjadi fall time pada output H0 maka pada sinyal output H1 akan berubah (dari 0 ke 1), dan begitu seterusnya hingga fasa terakhir.
Pada clock jk flip flop ketiga terhubung ke output jk flip flop kedua, sehingga ketika terjadi fall time pada output H1, maka pada output H2 akan berubah (dari 0 naik ke 1) dan output akan tetap (tidak berubah) atau sama dengan output sebelumnya sampai terjadi fall time pada output jk sebelumnya.
Tidak ada komentar:
Posting Komentar